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L'objectif de cette thèse est la conception d'une implantation parallèle efficace de Prolog. Sur une machine sans mémoire commune. Le modèle de calcul exploite le parallélisme ou selon l'approche multisequentielle classique. La partie principale de cette thèse est l'étude de méthodes de partage de contexte entre plusieurs machines abstraites Prolog. Un prototype est présent et des résultats préliminaires décrits. Ce prototype délivre un accroissement de performance effectif par parallélisation par rapport a des systèmes séquentiels
Cette thèse présente l'étude de l'implantation d'un système Prolog parallèle sur une architecture sans mémoire commune dans le cadre du projet PLoSys (Parallel Logic System). L'exécution exploite le parallélisme de manière implicite. Le système repose sur un modèle OU multiséquentiel. Le partage de l'état d'exécution est assuré par copie des données. Le langage Prolog supporté est complet, et intègre les effets de bord classiques du langage. La gestion parallèle fait l'objet d'une étude complète pour préserver la compatibilité avec l'exécution séquentielle du langage Prolog. En particulier, une méthode originale est présentée pour la gestion parallèle des effets de bord. Enfin, ce document présente la réalisation d'un prototype portable, ainsi que l'analyse des résultats obtenus
L'un des enjeux les plus importants à l'heure actuelle pour l'utilisation efficace d'une architecture parallèle est le développement de techniques de régulation de charge appropriées. La mise en oeuvre d'un système logique parallèle efficace se heurte également à cette même exigence. Cette thèse est consacrée à l'étude des mécanismes et stratégies d'évaluation parallèles pour la conception et la réalisation de l'environnement de programmation Prolog parallèle PLoSys. PLoSys se place dans la catégorie des systèmes logiques adoptant un modèle d'exécution multi-séquentiel. Ce modèle exploite automatiquement le parallélisme OU inhérent à la sémantique des programmes Prolog "pur" sur des architectures sans mémoire commune. Dans cette classe de systèmes, la parallélisation est guidée dynamiquement par la stratégie de régulation adoptée en fonction des ressources de calcul disponibles. Afin d'élaborer une fonction de régulation de charge appropriée, nous avons choisi l'utilisation d'une technique de modélisation dans le but d'émuler le comportement réel du système sur une architecture parallèle existante. Notre approche repose sur la représentation de l'exécution d'un programme PROLOG par un graphe de tâches acyclique. L'exécution de ce graphe de tâches permet l'émulation de l'évaluation du programme PROLOG sur l'architecture ciblée. Nous analysons les principaux problèmes liés à la conception d'une fonction de régulation de charge efficace, pour le système PLoSys, à travers un environnement d'évaluation implanté sur un réseau de Transputers : le MegaNode. Les principaux résultats d'analyse des différentes stratégies de régulation de charge sont présentés et évalués.
L'un des enjeux les plus importants à l'heure actuelle pour l'utilisation efficace d'une architecture parallèle est le développement de techniques de régulation de charge appropriées. La mise en oeuvre d'un système logique parallèle efficace se heurte également à cette même exigence. Cette thèse est consacrée à l'étude des mécanismes et stratégies d'évaluation parallèles pour la conception et la réalisation de l'environnement de programmation Prolog parallèle PLoSys. PLoSys se place dans la catégorie des systèmes logiques adoptant un modèle d'exécution multi-séquentiel. Ce modèle exploite automatiquement le parallélisme OU inhérent à la sémantique des programmes Prolog "pur" sur des architectures sans mémoire commune. Dans cette classe de systèmes, la parallélisation est guidée dynamiquement par la stratégie de régulation adoptée en fonction des ressources de calcul disponibles. Afin d'élaborer une fonction de régulation de charge appropriée, nous avons choisi l'utilisation d'une technique de modélisation dans le but d'émuler le comportement réel du système sur une architecture parallèle existante. Notre approche repose sur la représentation de l'exécution d'un programme PROLOG par un graphe de tâches acyclique. L'exécution de ce graphe de tâches permet l'émulation de l'évaluation du programme PROLOG sur l'architecture ciblée. Nous analysons les principaux problèmes liés à la conception d'une fonction de régulation de charge efficace, pour le système PLoSys, à travers un environnement d'évaluation implanté sur un réseau de Transputers : le MegaNode. Les principaux résultats d'analyse des différentes stratégies de régulation de charge sont présentés et évalués
UN NOUVEAU TYPE D'ARCHITECTURE DE MACHINES PARALLELES EST ACTUELLEMENT EN TRAIN D'EMERGER. IL REPOND A DEUX PREOCCUPATIONS MAJEURES: LE BESOIN EN PUISSANCE DE CALCUL ET LA FACILITE DE PROGRAMMATION. CETTE EVOLUTION REPOSE SUR L'UTILISATION D'UN MODELE DE PROGRAMMATION A PARALLELISME DE DONNEES, POUR LEQUEL LES MACHINES ONT ETE ADAPTES. LES LANGAGES ASSOCIES A CE MODELE VONT DONC OCCUPER UNE PLACE PREPONDERANTE DANS UN FUTUR PROCHE. NOUS ETUDIONS ICI LA SEMANTIQUE OPERATIONNELLE DE CES LANGAGES, EN NOUS BASANT SUR UN LANGAGE D'ETUDE PROPOSE PAR BOUGE. NOUS ETENDONS DANS UN PREMIER TEMPS CE LANGAGE POUR EXPRIMER LES STRUCTURES DE CONTROLE PARALLELE. NOUS PROPOSONS ALORS DEUX SEMANTIQUES OPERATIONNELLES POUR CE LANGAGE ETENDU, ET MONTRONS FORMELLEMENT LEUR EQUIVALENCE. COMME CES SEMANTIQUES PEUVENT ETRE VUES COMME DES TECHNIQUES DE COMPILATION, NOUS POUVONS AINSI VALIDER LES METHODES EMPLOYEES DANS LES COMPILATEURS EXISTANTS. NOUS ETUDIONS PARTICULIEREMENT ICI LES COMPILATEURS C*, MPL ET POMPC. UNE CONSEQUENCE INTERESSANTE DE CETTE EQUIVALENCE EST QUE TOUS LES LANGAGES A PARALLELISME DE DONNEES ACTUELS TELS CM-FORTRAN, MP-FORTRAN, C*, MPL, ETC, ONT LA MEME PUISSANCE EXPRESSIVE, PAR RAPPORT AUX STRUCTURES DE CONTROLE PARALLELES. UNE DEUXIEME APPROCHE POUR PROUVER LA CORRECTION DES TECHNIQUES DE COMPILATION EST L'EQUIVALENCE DE PROGRAMMES. CETTE APPROCHE CONCERNE ESSENTIELLEMENT LES OPTIMISATIONS, ET NOUS PRESENTONS UNE PREUVE FORMELLE DE LA VALIDITE DE LA COMPILATION OPTIMISEE DU SWITCH PARALLELE PROPOSEE PAR LE COMPILATEUR POMPC. ENFIN NOUS NOUS SOMMES AUSSI INTERESSES AUX ENVIRONNEMENTS DE PROGRAMMATION POUR LE PARALLELISME DE DONNEES. L'IMPLANTATION DE NOTRE LANGAGE D'ETUDES SOUS L'ATELIER SEMANTIQUE CENTAUR MONTRE QUE DE TELS ENVIRONNEMENTS PEUVENT ETRE EFFECTIVEMENT DEVELOPPES ET PERMETTRE UNE UTILISATION AGREABLE DU MODELE DE PROGRAMMATION A PARALLELISME DE DONNEES
ETUDE DU CONCEPT DE "MACHINE VIRTUELLE", IMPLANTATION D'UN SYSTEME TEMPS PARTAGE SUR UNE ARCHITECTURE SANS MEMOIRE COMMUNE, REALISATION MODULAIRE D'UNE CARTE DE TRAITEMENT D'UNE ARCHITECTURE MULTIPROCESSEUR, DESCRIPTION D'UN SYSTEME MULTI-MACHINES